Arquitectura de Computadoras. Anexo Clase 8 Buses del Sistema


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1 Arquitectura de Computadoras Anexo Clase 8 Buses del Sistema

2 Estructuras de interconexión Todas las unidades han de estar interconectadas. Existen distintos tipos de interconexiones para los distintos tipos de unidades: Memoria Módulo de E/S Procesador Notas de Clase 8 2

3 Interconexión de la memoria Recibe y entrega datos. Recibe direcciones (ubicación de trabajo). Recibe señales de control Leer Escribir Temporizar Notas de Clase 8 3

4 Interconexión del módulo E/S E/S es funcionalmente similar a la memoria Recibe y entrega datos del/al procesador Envía y recibe datos al/del periférico Recibe direcciones (ubicación del periférico) Recibe señales de control del procesador Envía señales de control al periférico Envía señales de control al procesador Interrupción Notas de Clase 8 4

5 Interconexión del procesador Lee instrucciones y datos. Escribe datos (los procesados). Envía señales de control a otras unidades. Recibe (y utiliza) señales de interrupción. Notas de Clase 8 5

6 Buses Existe una serie de sistemas de interconexión. Las estructuras sencillas y múltiples son las más comunes. Ejemplo: control/dirección/bus de datos (PC) Ejemplo: unibus (DEC-PDP) Notas de Clase 8 6

7 Qué es un bus? Es un camino de comunicación entre dos o más dispositivos. Normalmente, medio de transmisión. Suele agruparse: Varios caminos de comunicación o líneas con función común. un dato de 8 bits puede transmitirse mediante ocho líneas del bus. Notas de Clase 8 7

8 Bus de datos Transmite datos. Recuerde que a este nivel no existe diferencia alguna entre datos e instrucciones. El ancho del bus es un factor clave a la hora de determinar las prestaciones. 8, 16, 32, 64 bits. Notas de Clase 8 8

9 Bus de dirección Identifica la fuente o destino de un dato. cuando el procesador desea leer una palabra de una determinada parte en la memoria. El ancho del bus de direcciones determina la máxima capacidad de memoria posible en el sistema. MSX88 tiene un bus de dirección de 16 bits, lo que define un espacio para direcciones de 64K lugares Notas de Clase 8 9

10 Bus de control Transmite información de señales de control y temporización Señal de escritura/lectura en memoria. Petición de interrupción. Señales de reloj. Notas de Clase 8 10

11 Interconexión mediante un bus CPU Memoria Memoria E/S E/S Líneas de control Líneas de dirección Bus Líneas de datos Notas de Clase 8 11

12 Cómo son??? Es un conjunto de conductores eléctricos paralelos. Líneas de metal. Poseen conectores para colocar tarjetas Notas de Clase 8 12

13 Problemas de un único bus Conectar gran número de dispositivos a un bus producen Retardos de propagación Si el control del bus pasa de un dispositivo a otro, puede afectar sensiblemente a las prestaciones. La mayoría de los sistemas utilizan varios buses para solucionar estos problemas. Jerarquía de buses Notas de Clase 8 13

14 Arquitectura de bus tradicional Procesador Bus local Cache Controlador local de E/S Memoria principal Bus del sistema Red SCSI Interfaz con el bus de expansión Modem Serie Bus de expansión Notas de Clase 8 14

15 Bus PCI Bus AGP B u s I S A Slot CPU Slot Mem B I O S Bus IDE Notas de Clase 8 15

16 Tipos de buses Dedicados Uso de líneas separadas para direcciones y para datos. 16 líneas de direcciones 16 líneas de datos 1 línea de control de lectura ó escritura (r/w) Multiplexados Uso de las mismas líneas. 16 líneas de direcciones ó datos 1 línea de control de lectura ó escritura (r/w) 1 línea de control para definir direcciones ó datos (a/d) Menos líneas pero mas circuitería. Prestaciones? Notas de Clase 8 16

17 Arbitraje del bus El control del bus puede necesitar más de un módulo. Ejemplo: CPU y el controlador DMA Sólo una unidad puede transmitir a través del bus en un instante dado. Los métodos de arbitraje se pueden clasificar como centralizados o distribuidos. Notas de Clase 8 17

18 Arbitraje centralizado Un único dispositivo hardware es responsable de asignar tiempos en el bus: Controlador del bus ó Árbitro Puede estar en un módulo separado o ser parte del procesador. Notas de Clase 8 18

19 Arbitraje distribuido Cada módulo puede controlar el acceso al bus. Cada módulo dispone de lógica para controlar el acceso. Notas de Clase 8 19

20 Temporización Forma de coordinar los eventos en el bus. Temporización síncrona La presencia de un evento está determinada por un reloj. El bus incluye una línea de reloj. Un intervalo desde un uno seguido de otro a cero se conoce como ciclo de bus. Todos los dispositivos del bus pueden leer la línea de reloj. Suele sincronizar en el flanco de subida. La mayoría de los eventos se prolongan durante un único ciclo de reloj. Notas de Clase 8 20

21 Temporización síncrona Reloj Inicio Lectura Líneas de dirección Líneas de datos Reconocimiento Notas de Clase 8 21

22 Temporización asíncrona MSYN SSYN Lectura Líneas de dirección Líneas de datos Notas de Clase 8 22

23 Bus PCI Interconexión de Componente Periférico. Intel cedió sus patentes al dominio público. 32 o 64 bits. 32 bit a 33MHz = 133 MB/s 64 bit a 66MHz = 528 MB/s Comandos Transacción maestro - esclavo. Maestro toma control del bus. Determina tipo de transacción. lectura ó escritura Fase de direccionamiento. Una o más fases de datos. Notas de Clase 8 23

24 Líneas de señal PCI 49 líneas obligatorias Líneas del sistema Incluyen reloj y reset. Terminales de direcciones y datos 32 líneas multiplexadas para direcciones y datos. Líneas para interpretar y validar eventos. Terminales de control de la interfaz Temporización y Coordinación Terminales de arbitraje Líneas no compartidas. Conexión directa al árbitro del bus PCI. Terminales para señales de error 51 líneas opcionales Extensión a 64 bits 32 líneas adicionales. Líneas multiplexadas. 2 líneas para transferir a 64 bits. Notas de Clase 8 24

25 Sistema con Bus PCI típico Notas de Clase 8 25

26 Pentium MMX 266 MHz 533 MBS L1 CPU 66 MHz 64 bits 1 dato x clock 66 MHz 15 nseg L2 NORTH BRIDGE 16 MHz 60 nseg 133 MBS Bus PCI 33 MHz PCI USB SOUTH BRIDGE Video PCI 8 MBS COM ISA Mouse Kbd SUPER I/O LPT Floppy Notas de Clase 8 26

27 Pentium MMX 266 MHz FSB = Front Side Bus 66,66 MHz x 64 bits x 1 dato.clock = 533 MBytes/seg Bus PCI 33,33 MHz x 32 bits x 1 dato.clock = 133 MBytes/seg Notas de Clase 8 27

28 Evolución de jerarquía de bus (1) Notas de Clase 8 28

29 Pentium II 450 MHz 225 MHz 800 MBS L2 1/2 L1 CPU 100 MHz AGP 533 MBS AGPX2 NORTH BRIDGE SDRAMDIMM SPC MBS Bus PCI 33 MHz PCI USB SOUTH BRIDGE ATA 1 ATA 2 33 MBS 8 MBS COM ISA Mouse Kbd SUPER I/O LPT Floppy Notas de Clase 8 29

30 Pentium II 450 MHz FSB = Front Side Bus 100 MHz x 64 bits x 1 dato.clock = 800 MBytes/seg Bus AGP 66,66 MHz x 32 bits x 2 datos.clock = 533 MBytes/seg ATA-UDMA 8,33 MHz x 16 bits x 2 datos.clock = 33 MBytes/seg PC100 SDRAM DIMM 100 MHz x 64 bits x 1dato.clock = 800 MBytes/seg Notas de Clase 8 30

31 Evolución de jerarquía de bus (2) Notas de Clase 8 31

32 Pentium III 1,4 GHz L1 CPU 1066 MBS 133 MHz L2 AGP MBS AGPX4 MCH SDRAM DIMMS PC-133 Hub Interface 266 MBS IOC 133 MBS 33 MHz ATA 1 ATA 2 PCI 100 MBS Súper I/O Notas de Clase 8 32

33 Pentium III 1,4 GHz MCH = Memory Controller Hub IOC = I/O Controller FSB = Front Side Bus 133,33 MHz x 64 bits x 1 dato.clock = 1066 MBytes/seg Bus AGP 66,66 MHz x 32 bits x 4 datos.clock = 1066 MBytes/seg ATA-UDMA 25 MHz x 16 bits x 2 datos.clock = 100 MBytes/seg PC133 SDRAM DIMM 133,33 MHz x 64 bits x 1dato.clock = 1066 MBytes/seg Notas de Clase 8 33

34 Athlon XP ,2 GHz 2667 MBS L1 CPU L2 333 MHz AGP AGP 8X NORTH BRIDGE 2667 MBS DDR SDRAM DDR DIMMS PC-2700/DDR MHz PCI SOUTH BRIDGE Notas de Clase 8 34

35 Athlon XP ,2 GHz FSB = Front Side Bus 166,66 MHz x 64 bits x 2 dato.clock = 2667 MBytes/seg Bus AGP 66,66 MHz x 32 bits x 8 datos.clock = 2133 MBytes/seg ATA-UDMA 25 MHz x 16 bits x 2 datos.clock = 100 MBytes/seg PC2700 DDR DIMM (DDR 333) 166,66 MHz x 64 bits x 2 dato.clock = 2667 MBytes/seg Notas de Clase 8 35

36 Pentium IV 3,6 GHz 6400 MBS L1 CPU L2 800 MHz AGP 2133 MBS AGP 8X MCH 6400 MBS DUAL-CHANNEL PC3200/DDR400 Hub Interface 266 MBS PCI IOC Súper I/O Notas de Clase 8 36

37 Pentium IV 3,6 GHz FSB = Front Side Bus 200 MHz x 64 bits x 4 datos.clock = 6400 MBytes/seg Bus AGP 66,66 MHz x 32 bits x 8 datos.clock = 2133 MBytes/seg ATA-UDMA 25 MHz x 16 bits x 2 datos.clock = 100 MBytes/seg PC3200 DDR DIMM (DDR400) 200 MHz x 64 bits x 2 dato.clock = 3200 MBytes/seg Notas de Clase 8 37

38 Bus de altas prestaciones Memoria principal Procesador Bus local Cache/adaptador Bus del sistema SCSI FireWire Gráficos Vídeo LAN Bus de alta velocidad FAX Interfaz con el bus de expansión Modem Serie Bus de expansión Notas de Clase 8 38

39 Evolución de jerarquía de bus (3) Notas de Clase 8 39

40 Evolución de jerarquía de bus (4) Notas de Clase 8 40

41 Intel core i7 Notas de Clase 8 41

42 Evolución de jerarquía de bus (5) Notas de Clase 8 42

43 Lecturas recomendadas Organización y Arquitectura de Computadoras, William Stallings, Capítulo 3, 5 ta ed. Diseño y evaluación de arquitecturas de computadoras, M. Beltrán y A. Guzmán, Capítulo 2 Apartado 2.8, 1 er ed. Páginas de fabricantes Notas de Clase 8 43

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